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中茵微电子26春招正在火热进行中,本次校招涵盖上海、北京、合肥、苏州等多地,主要面向硕士及以上学历的电子信息、微电子、通信工程等专业毕业生。岗位聚焦于高速接口IP、芯片设计、封装技术及EDA方法学等核心领域,要求候选人具备扎实的专业基础及相关的实习或项目经验。
中茵微电子2026年春季校园招聘现已启动,本次校招聚焦于集成电路、半导体IP、人工智能芯片、高性能计算及智能汽车电子等核心领域。公司致力于为客户提供先进的IP产品及解决方案,现面向全球高校招募优秀人才。
本次校招主要面向硕士及以上学历的电子信息、微电子、通信工程等专业毕业生,部分岗位接受本科或要求具备3-8年相关经验。工作地点涵盖上海、北京、合肥、苏州等多地。
工作地点:上海市、北京市
核心职责:
需求分析:与客户深入讨论应用场景,捕捉SoC设计需求,制定IP技术方案。
销售支持:参与客户拜访、技术演示,协助销售团队赢得订单。
技术支持:提供技术培训,管理客户技术支持需求,确保客户成功集成IP产品。
技术追踪:研究高速接口协议(LPDDR, UCIE, HBM, PCIe等)及3DIC、Chiplet等热点技术。
任职要求:
电子工程、微电子等相关专业硕士优先。
3年以上芯片设计或5年以上高速接口IP技术支持经验。
具备高速接口设计、集成或验证经验,熟悉SoC架构。
工作地点:合肥市
核心职责:
参与高速内存接口的高层次产品规范、微架构和实现。
执行RTL编码、LINT检查和健全性测试。
与验证团队、软件团队及客户合作解决问题。
任职要求:
通信、电子工程或计算机工程学士(硕士优先)。
5年以上ASIC/FPGA设计经验,熟悉ASIC开发流程。
精通Verilog HDL,熟悉DDR高速接口优先。
工作地点:北京市
核心职责:
时序验证:使用PrimeTime等工具进行静态时序分析 (STA)。
功耗分析:使用Redhawk等工具进行功耗分析与优化。
物理验证:使用Calibre等工具进行DRC/LVS检查。
信号完整性:使用HSPICE/Spectre等工具进行SI分析。
任职要求:
微电子、电子工程等相关专业硕士及以上学历。
熟悉数字集成电路设计流程,掌握至少一种主流EDA工具。
熟悉Tcl/Perl/Python脚本语言者优先。
工作地点:苏州市、北京市、上海市
核心职责:
芯片封装方案评估与选型(基板、BOM、尺寸等)。
协同后端团队进行Bump选型、排布及审核。
负责高速Serdes、DDR、HBM phy的设计迭代及IP封装开发。
封装基板设计及文档输出(POD, Gerber等)。
协调生产问题,进行失效分析及工艺改进。
任职要求:
全日制本科及以上,半导体封装、材料、机械等专业。
8年以上封装设计经验。
熟悉FCBGA, FCCSP, WLCSP等封装工艺,熟练使用Cadence APD和AutoCAD。
工作地点:北京市
核心职责:
响应并解决中后端项目研发过程中的实际问题。
优化现有设计Flow(SYN, DFT, LEC, CLP, PR, PA, PV, STA等),开发新Flow。
参与设计平台维护与新功能研发。
任职要求:
精通Linux/Unix,熟练掌握Tcl,熟悉Perl/Python/Shell。
对芯片中后端设计流程有全面深入理解。
5年及以上芯片中后端流程开发或实际设计经验。
| 专业方向 | 核心技能关键词 |
|---|---|
| 微电子/电子工程 | SoC设计、高速接口IP集成、LPDDR、HBM、UCIE、PCIe、Serdes、MIPI |
| 通信工程 | Verilog HDL、ASIC设计、FPGA设计、DDR高速接口、RTL编码 |
| EDA/方法学 | PrimeTime、Redhawk、Calibre、Tcl、Python、Linux、SYN、DFT |
| 封装技术 | Cadence APD、AutoCAD、FCBGA、FCCSP、WLCSP、2.5D/3D封装 |
经验匹配:本次校招中多个岗位(如FAE、封装、Methodology)明确要求3-8年工作经验,应届生需仔细甄别岗位是否接受无经验者,或重点突出相关实习经历。
技能准备:面试将深度考察高速接口协议原理及EDA工具实操能力,建议复习相关协议标准及工具命令。
城市选择:不同岗位工作地点差异较大,请根据个人职业规划提前确认意向城市。
点击“立即投递”查看联系方式与投递方式。
负责客户需求分析与技术方案制定,参与客户拜访与技术演示,提供IP产品技术支持及培训,需熟悉高速接口协议及SoC架构。
参与高速内存接口的高层次产品规范与实现,执行RTL编码与测试,需具备5年以上ASIC/FPGA设计经验及Verilog HDL技能。
负责芯片设计流程中的时序验证、功耗分析、物理验证及信号完整性分析,需熟悉PrimeTime、Calibre等EDA工具及脚本语言。
负责芯片封装方案评估、基板设计及先进封装(2.5D/3D)开发,需熟悉FCBGA等封装工艺及Cadence APD工具,要求8年以上经验。
参与中后端项目问题解决及设计Flow优化开发,需精通Linux/Unix系统及Tcl/Python脚本,熟悉芯片中后端全流程设计环节。
## ✅ 投递建议
2. **技能准备**:面试将深度考察高速接口协议原理及EDA工具实操能力,建议复习相关协议标准及工具命令。
本次校招核心岗位(如FAE、DDR设计、Sign Off)普遍要求硕士学历,且部分岗位明确要求3-8年相关经验,应届生需重点评估自身实习经历或项目成果是否达到“具备实际流片经验”或“熟悉EDA工具”的门槛。
面试将重点考察高速接口协议(LPDDR、HBM、PCIe等)、EDA工具(PrimeTime、Calibre等)及脚本语言(Tcl/Python)的掌握程度,建议提前复习相关协议原理及工具操作,并准备具体的项目案例。
不同岗位工作地点差异明显,FAE和Methodology Expert集中在北京和上海,DDR设计在合肥,封装设计在苏州/上海/北京,投递前请确认工作地点是否符合个人规划,避免盲目海投。
本次校招主要面向2026届毕业生,核心岗位普遍要求硕士及以上学历,部分资深岗位(如封装设计、Methodology Expert)明确要求3-8年相关经验。对于应届生,虽然部分岗位标注“硕士优先”,但实际筛选中更看重是否具备实际的流片经验、高速接口设计经验或EDA工具使用经验。建议简历中突出相关项目经历,若缺乏工业界经验,需强调校内科研或竞赛中与芯片设计、验证、封装相关的深度参与。
本次校招岗位分布较为广泛,主要集中在上海、北京、合肥和苏州四个城市。其中,FAE、Sign Off和Methodology Expert岗位主要集中在北京和上海;DDR数字设计岗位位于合肥;封装设计岗位则覆盖苏州、上海和北京。求职者需根据岗位JD中的城市列表确认具体工作地点,不同城市的岗位职能和团队配置可能存在差异。
技术栈要求非常垂直,重点考察高速接口协议(如LPDDR、HBM、UCIE、PCIe、Serdes、MIPI)的理解与设计经验。此外,EDA工具的使用能力(如PrimeTime、Redhawk、Calibre、Cadence APD)以及脚本语言(Tcl、Python、Shell)的掌握程度也是关键筛选指标。对于FAE岗位,还特别强调中英文沟通能力及客户互动经验。
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